#4.18 nJ는 어떤 계산의 에너지일까?
나노줄(nJ)은 줄(J)의 10억분의 1인 에너지 단위입니다. 무선 신호를 처리하는 칩을 비교할 때 “추론 한 번에 몇 나노줄”이라는 숫자는 눈에 잘 들어옵니다. 하지만 추론 한 번이 무엇을 입력받아 몇 개 층을 통과하는지, ADC 전력을 포함하는지에 따라 숫자의 뜻은 달라집니다. SIXPPAC 논문에서 4.18 nJ는 모든 무선 신호 처리 상황을 대표하는 고정 소비량이 아닙니다. 논문 Fig. 10의 여러 조건 중 가장 큰 값이며, 여섯 층을 모두 쓰는 블록 처리에서 무작위 가중치와 입력 토글률 50%를 적용한 경우입니다. 여기서 입력 토글률 50%는 연속한 처리 시점 사이에 입력 비트의 절반이 0과 1 사이에서 바뀌는 조건을 뜻합니다. 같은 그림에는 두 층 스트리밍 처리의 더 낮은 값도 따로 있습니다.
이 연구는 arXiv 2026년 10월 19일 공개판(v1)을 기준으로 읽었습니다. 저자들은 2026년 ESSERC에서 발표했다고 적었고, 학회 공식 프로그램에도 9월 9일 Hardware Accelerators 세션 발표로 실려 있습니다. 다만 이 검토에서는 최종 proceedings 파일과 DOI를 별도로 확인하지 못했습니다. 따라서 아래에서는 원문을 “arXiv v1 논문”으로 부르고, 공식 프로그램에 발표가 실린 사실과 최종 출판본 여부를 구분합니다.
#라디오가 받는 숫자: I와 Q
안테나에서 들어오는 무선 신호는 시간에 따라 흔들리는 파형입니다. 이 칩이 다루는 기저대역(baseband) 표현에서는 신호를 I와 Q 두 갈래의 숫자로 나타냅니다. 직관적으로는 한 갈래가 기준 파형과 같은 방향 성분, 다른 갈래가 그에 직각인 성분을 기록합니다. 수신기는 이 숫자들을 빠르게 읽고, 예를 들어 Wi-Fi 프리앰블이 언제 도착했는지 또는 신호대잡음비(SNR)가 어느 정도인지 추정할 수 있습니다.
아날로그 전압을 디지털 숫자로 바꾸는 회로가 ADC입니다. 논문은 I와 Q용 8비트 SAR ADC 두 개를 칩 안에 넣었습니다. SAR는 입력을 단계적으로 비교해 디지털 코드를 정하는 변환 방식입니다. 이 칩은 한 갈래의 ADC 출력만 보는 것이 아니라 두 ADC가 만든 I/Q 표본을 신경망 엔진으로 이어 줍니다. ADC와 계산 회로 사이에 표본이 오가는 경로를 같은 칩 안에 둔 것이 시스템 설계의 핵심입니다.
그림의 글자가 작다면 원본 크게 보기 · 새 탭 그림에서 두 사용 방식은 분리해서 보아야 합니다. 스트리밍 모드에서는 입력된 128개 I/Q 표본의 창(window)을 두 층의 처리 경로에 넣습니다. 블록 모드에서는 테스트 메모리에서 읽은 256차원 벡터를 여섯 층 모두에 통과시킵니다. 논문은 신경망 층마다 전용 하드웨어를 두고 가중치·편향·활성값을 칩 안에 저장한다고 설명합니다. 스트리밍 처리와 여섯 층 블록 추론은 같은 입력·출력 경로를 단순히 다른 이름으로 부른 것이 아닙니다.
논문이 말하는 지속 105 MS/s는 8비트 I/Q 표본을 받아들이는 속도입니다. 여기서 MS/s는 초당 백만 표본이라는 뜻이고, 신경망이 얼마나 많은 층을 한 번의 추론에 사용하는지를 그 자체로 말해 주지는 않습니다. 8비트 입력에서 디지털 코어는 0.8 V로 840 MHz까지 동작하고, ADC는 105 MS/s에서 7.30 ENOB를 보였습니다. ENOB는 실제 변환 오차를 이상적인 몇 비트 변환기와 비교해 표현한 유효 비트 수입니다. 이름표의 8비트와 측정된 7.30 ENOB는 같은 표현이 아닙니다.
8비트 입력과 ±1 표기는 서로 다른 층위입니다. 8비트는 ADC가 내보내는 I/Q 표본의 정밀도이고, ±1은 이진 가중치 내적을 설명하는 수학적 값입니다. 논문은 8비트 병렬 입력을 병렬-직렬 변환기로 바꾸고, bit-serial 처리에서 매 clock cycle 입력 벡터의 모든 항목에서 한 비트씩 취한다고 설명합니다(서론, PDF p.1). 저자들은 I/Q 표본당 1비트만 처리할 때 표본 속도가 8배 높아질 수 있다고도 씁니다. 따라서 식 (1)–(4)는 이진 가중치와 한 입력 bit-slice의 논리곱·보정 합을 설명하며, 전체 8비트 I/Q 표본 하나가 ±1 값뿐이라는 뜻은 아닙니다.
#±1을 0과 1로 계산하는 방법
신경망의 이진 가중치는 두 상태를 갖습니다. 수학적 내적을 쓸 때는 그 두 값을 +1과 −1로 볼 수 있습니다. 그런데 디지털 회로의 논리 신호는 보통 HI/LO, 즉 1과 0으로 저장됩니다. 이 두 표기는 같은 대상을 다른 층위에서 나타냅니다. 아래에서는 수학적 부호를 , 회로에 들어가는 0/1 코드를 라고 나눠 쓰겠습니다. 1은 HI(+1), 0은 LO(−1)에 대응합니다. 논문 식을 같은 기호로 겹쳐 쓰지 않도록 분리한 표기입니다.
그림의 글자가 작다면 원본 크게 보기 · 새 탭 논문 식 (1)은 두 부호 벡터의 내적을 XNOR 일치 개수로 바꿉니다. XNOR는 두 입력 비트가 같으면 1, 다르면 0을 내는 논리 연산입니다. 논문 원문은 좌변의 ±1 수학 벡터와 우변에서 XNOR에 쓰이는 논리 비트를 같은 기호로 겹쳐 썼습니다. 아래는 이 기호를 분리해 적은 식 (1)의 표기 재구성입니다.
같은 비트의 개수로 ±1 내적을 어떻게 계산할까? 식이 길면 좌우로 이동해 읽으세요. 키보드는 수식에 초점을 둔 뒤 방향키를 사용합니다. 기호·연산·계산 과정 펼치기
논문 식 (1)의 수학적 왼쪽은 각 자리의 ±1을 곱해 더한 내적입니다. 오른쪽은 회로 비트가 일치한 자리의 개수를 셉니다. N은 벡터의 길이(자리 수)이고 단위가 없습니다. 모두 같은 비트라면 합은 N이므로 결과는 +N, 모두 다르면 결과는 −N입니다. 중간에 일치한 자리가 m개라면 나머지 N−m개는 서로 반대 부호이므로 최종 합은 m−(N−m), 즉 2m−N이 됩니다. 그래서 “일치 수를 두 배 한 뒤 N을 뺀다”는 보정이 붙습니다.
아래 식은 논문 식의 뜻을 기호를 나눠 읽기 쉽게 다시 적은 표기입니다. 새로운 성능식이나 회로 결과를 더한 것은 아닙니다.
기존 XNOR 방식은 두 비트가 같은지 직접 확인합니다. 저자들은 이를 AND 곱과 보정 합으로 구현하는 방법을 설명합니다. 한 자리에서 두 비트가 모두 1인 경우와 두 비트가 모두 0인 경우를 각각 세면 XNOR의 일치 여부가 됩니다. 둘은 동시에 참이 될 수 없으므로 두 조건을 더해도 일치 여부를 셀 수 있습니다. 이것이 논문 식 (2)의 논리적 출발점입니다.
XNOR의 일치 조건을 AND 두 개로 나누면? 식이 길면 좌우로 이동해 읽으세요. 키보드는 수식에 초점을 둔 뒤 방향키를 사용합니다. 기호·연산·계산 과정 펼치기
여기서 b와 c는 0 또는 1입니다. 는 AND, 는 OR, 와 는 각각 비트의 반대값입니다. 두 AND 항은 동시에 1이 될 수 없으므로 OR는 이 경우 덧셈과 같은 결과를 냅니다. 이 식은 각 자리의 논리 동작을 풀어 쓴 논문 식 (2)의 표기 재구성입니다.
0/1 비트에서는 AND가 곱셈처럼 작동합니다. 반대 비트는 1에서 원래 비트를 빼면 표현할 수 있습니다. 이 치환을 하면 한 자리의 XNOR 일치값이 이 됩니다. 중요한 점은 이 자리별 식에 입력 비트만 곱한 항뿐 아니라 가중치와 입력의 전체 합을 보정하는 항이 생긴다는 것입니다. 따라서 XNOR를 AND 곱으로 바꾸는 것만으로 끝나지 않습니다. 주변 회로가 입력 비트와 가중치 비트의 보정 합도 계산해야 합니다.
0/1 숫자로 쓰면 XNOR 한 자리는 어떻게 펼쳐질까? 식이 길면 좌우로 이동해 읽으세요. 키보드는 수식에 초점을 둔 뒤 방향키를 사용합니다. 기호·연산·계산 과정 펼치기
이것은 논문 식 (3)의 전개를 기호 충돌 없이 다시 쓴 것입니다. 는 둘 다 HI일 때만 1이고, 는 둘 다 LO일 때만 1입니다. 이 결과는 논리 비트의 0/1 산술이며, 에너지나 전력 단위가 붙은 식이 아닙니다.
각 자리의 식을 벡터 전체에 더하면 논문 식 (4)가 됩니다. XNOR 항은 사라지고, AND 곱의 합과 입력·가중치 각각의 합이 남습니다. 이 구조가 실제 회로에서 어떤 추가 일이 필요한지 보여 줍니다. 행(row) 주변 회로는 여러 비트 입력을 누적하고 14비트 스케일과 학습된 13비트 편향을 적용한 뒤 선형 또는 ReLU 활성화를 수행합니다. AND 내적은 계산 결과를 바꾸지 않는 정확한 논리 재표현이고, 그 구현의 면적·에너지 비교는 별도 실험 근거로 판단해야 합니다.
여러 자리의 ±1 내적을 AND와 보정 합으로 바꾸면? 식이 길면 좌우로 이동해 읽으세요. 키보드는 수식에 초점을 둔 뒤 방향키를 사용합니다. 기호·연산·계산 과정 펼치기
논문 식 (4)의 표기 재구성입니다. 첫 항은 두 입력이 모두 1인 자리의 AND를 모읍니다. 뒤의 두 합은 각 벡터에 1이 몇 개 있는지 세어 0/1 저장이 ±1 의미를 잃지 않도록 보정합니다. 모든 항은 무차원이며 N은 자리 수입니다. 식 (1)과 같은 bipolar 내적을 내지만 회로는 XNOR 대신 AND와 보정 합을 사용합니다.
#4자리로 두 계산 경로를 직접 따라가기
이제 연구 칩의 입력이 아닌 가상 벡터 , 로 두 계산법을 나란히 확인하겠습니다. 자리 번호가 같은 항끼리 비교하고, 1은 +1, 0은 −1의 부호를 뜻합니다.
그림의 글자가 작다면 원본 크게 보기 · 새 탭 - 각 자리를 ±1로 읽기: 첫째와 넷째 자리는 비트가 같아 각각 +1을 더합니다. 둘째와 셋째는 달라 각각 −1을 더합니다. 전체 내적은 입니다.
- XNOR로 세기: 일치한 자리는 2개, 전체 자리는 입니다. 따라서 식 (1)은 을 냅니다. XNOR 출력은 각 자리에서 “같음”이면 1, “다름”이면 0입니다.
- AND와 보정합으로 계산하기: 둘 다 1인 자리는 2개라 입니다. 에는 1이 세 개, 에도 세 개 있으므로 식 (4)는 입니다. AND 곱의 합만 보면 2지만, 두 벡터의 1 개수를 세는 보정항을 더해야 원래 ±1 내적과 같아집니다.
- 입력 하나를 바꾸기: 마지막 를 1에서 0으로 바꾸면 마지막 +1이 −1이 됩니다. 일치 수는 2에서 1로 줄고 결과는 0에서 −2로 바뀝니다. 이는 두 공식의 성질을 확인하는 설명용 계산이며, 칩의 측정값이나 학습 정확도가 아닙니다.
#4.18 nJ가 나온 조건과 다른 결과들
논문 Fig. 10은 서로 다른 두 처리 방식을 나눠 에너지를 그립니다. 왼쪽 묶음은 0.8 V, 840 MHz, 105 MS/s, 입력 B=8이고, 여섯 층 블록 처리와 두 층 스트리밍을 각각 표시합니다. 블록 처리의 무작위 기준은 4.18 nJ/inference이며, 같은 모드의 DICHASUS CSI와 indoor 데이터 결과는 각각 2.35, 1.90 nJ입니다. 스트리밍 두 층 기준은 무작위 조건에서 1.09 nJ이고 time synchronization 1.02 nJ, SNR estimation 0.89 nJ입니다. 따라서 4.18은 논문 그림의 최대값이지, 세 응용에서 매번 소비하는 값도, 스트리밍 두 층의 대표값도 아닙니다.
그림 캡션은 이 에너지에 ADC 소비를 포함한다고 명시합니다. “random” 조건은 가중치의 50%가 LO이고 입력 토글률이 50%라는 뜻입니다. 반면 테스트 메모리의 읽기·쓰기 에너지가 Fig. 10 전체에 포함되는지는 그림 설명만으로 확정할 수 없습니다. 그러므로 이 수치를 모든 메모리 이동까지 포함한 완전한 무선 단말 전력으로 바꿔 말하면 안 됩니다.
이와 별도로 Fig. 9의 DICHASUS 비교는 0.8 V에서 입력 정밀도를 8비트에서 6비트로 바꾼 조건입니다. 논문은 이 비교에서 처리량 33% 증가와 에너지 28% 감소를 보고하지만, 위치 오차는 평균 15 cm 커졌습니다. 이는 Fig. 10의 저전압 막대와 같은 비교가 아닙니다. Fig. 10에서 0.48 V·323 MHz·53.8 MS/s·B=6은 별도의 운전점입니다. 이때 여섯 층 블록의 random/DICHASUS/indoor 값은 1.10/0.57/0.48 nJ, 두 층 스트리밍의 random/time sync/SNR 값은 0.29/0.27/0.22 nJ입니다.
에너지 숫자의 분모인 inference도 구분해야 합니다. 블록 모드는 256차원 입력을 여섯 층에 통과시킵니다. 스트리밍 모드는 ADC에서 오는 128개 I/Q 샘플 창에 두 층을 씁니다. 표본 처리속도 105 MS/s와 Fig.10의 nJ/inference는 서로 연결돼 있지만 같은 단위도 아니고, 한 표본마다 무조건 여섯 층 추론을 한다는 뜻도 아닙니다. 논문 본문은 8비트·0.8 V 조건의 평균 1.9 nJ와 최대 4.18 nJ를 함께 보고하지만, 본문 문장만으로 그 평균에 어떤 범주의 막대가 포함됐는지 상세 정의하지는 않습니다.
논문은 AND 곱과 보정 합을 쓰는 내적 구현이 기존 XNOR 접근보다 에너지를 32% 낮추고 면적을 16% 늘렸다고 씁니다. 이 비교는 Fig. 5의 post-layout 시뮬레이션이며, N=256, 입력 토글률 50%, 0.8 V와 800 MHz 조건에서 나온 1비트 행렬–벡터곱(matrix–vector multiplication, MVM) 비교입니다. 전체 칩에서 측정한 Fig. 10 결과와 혼동하면 안 됩니다. 저자 설명에 따르면 LO 가중치는 AND 출력이 토글되지 않게 해 에너지를 줄이고, 면적 증가는 입력과 가중치의 보정 합을 계산하는 하드웨어에서 생깁니다. 가중치가 더 희소해 75%가 LO일 때는 50% LO 기준보다 MVM 에너지가 33% 줄었다고 보고합니다. 이는 특정 가중치 분포와 회로 구현에서의 결과입니다.
#실제 무선 과제에서는 어디까지 보였나
첫 번째 응용은 Wi-Fi 프리앰블의 시간 동기화입니다. 연구진은 ADC가 받은 128개 I/Q 표본에서 프리앰블 도착을 판정하고, 채널을 미리 알지 못하는 조건을 다룹니다. 논문은 기존 상관기(correlation)가 한 탭의 주파수 평탄 채널에서는 오류가 없다고 보고합니다. 여러 탭의 주파수 선택 채널에서는 SIXPPAC가 더 낮은 오류를 보였습니다. 다만 저자들은 OFDM에서 작은 타이밍 오차는 cyclic prefix의 보호 구간 안에 있으면 허용될 수 있는데도, 그림에서는 어떤 시간 편차든 동기화 오류로 세는 엄격한 지표를 사용했다고 명시합니다. 이 기준을 숨기면 비교가 과장됩니다.
두 번째는 눈에 보이는 신호 자체만으로 SNR을 추정하는 blind SNR estimation입니다. 신경망 입력은 마찬가지로 128개 I/Q 표본 묶음입니다. 기준법 M2M4는 신호와 잡음의 통계적 성질을 이용하는 모멘트 기반 추정법이고, 논문 Fig. 8은 낮은 SNR 영역에서 이 방법의 오차와 SIXPPAC 출력을 비교합니다. 이 결과는 해당 실험 설정에서의 비교이지, 모든 변조·채널·잡음 조건에서 더 안정적이라는 보증은 아닙니다.
세 번째 위치 추정은 앞의 두 과제와 입력이 다릅니다. 이 실험은 칩의 ADC로 들어온 I/Q가 아니라 여러 안테나 지점에서 얻은 외부 CSI(channel-state information)를 블록 모드로 처리합니다. 그래서 “ADC에서 들어온 모든 신호로 위치까지 찾았다”고 쓰면 부정확합니다. DICHASUS, indoor, outdoor 세 데이터에서 논문 그래프에 적힌 평균 거리 오차는 SIXPPAC이 각각 0.46 m, 0.69 m, 2.13 m이고 32비트 부동소수점(FP32) 기준선은 0.24 m, 0.46 m, 1.07 m입니다. 즉 이 표의 세 조건에서는 이진 가중치 칩의 오차가 더 컸습니다. 연구는 낮은 정밀도의 하드웨어로도 위치 정보를 처리할 수 있음을 보였지만, 기준선보다 정확했다고 주장하지 않습니다.
#무엇을 입증했고, 무엇은 남았나
SIXPPAC의 강점은 모델만 시뮬레이션한 것이 아니라 12 nm 12LP+ FinFET으로 제작한 칩에서 두 SAR ADC와 신경망 엔진을 함께 측정했다는 점입니다. 논문이 보고한 엔진 면적은 0.765 mm²이며, Fig. 6의 다이 사진 캡션에는 실제 다이 크기를 2 mm × 2.5 mm로 적었습니다. 두 수치는 같은 면적이 아닙니다. 연구진은 디지털 코어의 전압·주파수 동작과 ADC의 속도·ENOB를 측정했고, 세 응용으로 I/Q 기반 처리와 외부 CSI 블록 처리를 시연했습니다.
그 범위는 상용 무선 장치의 전력·정확도·환경 안정성까지 입증하는 것과 다릅니다. 이 4쪽 원문에서 확인한 측정 환경은 Fig. 7의 300 K 실온이며, 넓은 온도·공정 편차 시험, 보정(calibration) 절차, 여러 무선 표준과 채널을 아우르는 검증은 제시되지 않습니다. 공개 코드나 원시 측정 데이터도 논문에 연결돼 있지 않아 여기서 재실행·독립 재현했다고 말할 수 없습니다. 비교표의 0.42 POPS/W는 1비트×1비트 연산 기준으로 정규화된 선택 IMC 가속기 비교값입니다. 표의 다른 칩은 입력 정밀도·연산 방식·ADC 포함 여부와 에너지 측정 조건이 달라, 모든 신경망 칩을 같은 시스템 경계에서 겨룬 수치로 해석하지 않습니다.
남은 검증 경계는 Fig. 10의 추론 에너지에 테스트 메모리 읽기·쓰기가 포함되는지, 300 K 밖에서도 동작 특성이 유지되는지, 그리고 시간 동기화 오류가 실제 OFDM 보호 구간의 허용 오차와 어떻게 연결되는지입니다. 원문은 이 질문들을 모두 닫지 않으므로, 4.18 nJ와 105 MS/s를 완제품 무선기의 전력·성능 보증으로 확대하지 않습니다.
#이어서 읽을 자료
- XNOR·AND 논리부터 보기: MIT OpenCourseWare의 CMOS Logic Gates 학습 자료는 XNOR·AND·OR 진리표와 불 논리 기호를 설명합니다. 위 식 (2)–(3)을 읽기 전 필요한 논리 연산을 확인하는 자료입니다.
- ±1 이진 신경망의 배경: Courbariaux et al.의 원 논문 Binarized Neural Networks은 학습·추론에서 가중치와 활성값을 ±1로 제한하는 아이디어를 다룹니다. SIXPPAC의 무선 실험이나 에너지 수치를 다루는 글은 아닙니다.
- 메모리 안에서 벡터를 계산하는 구조: SIXPPAC이 선행 구조로 인용한 Castañeda et al.의 PPAC 원 논문은 메모리 내 행렬–벡터 연산 구조를 더 깊게 읽을 수 있는 자료입니다. SIXPPAC 논문의 이진 내적 식과 칩 측정 결과를 대신하지는 않습니다.
원문·출처·권리 범위
- 핵심 출처: Oscar Castañeda et al., “A 105 MS/s 4.18 nJ/inference 0.765 mm² Mixed-Signal Streaming ML Engine for Wireless Baseband in 12LP+ FinFET,” arXiv:2610.26552v1, 2026-10-19. 전문과 식 (1)–(4), Fig. 1–10, Table I–II를 확인했습니다.
- ESSERC 2026 공식 Hardware Accelerators 세션은 2026-09-09 발표 일정을 싣고 있습니다. 이 글은 최종 proceedings DOI/판본을 별도 확인한 것으로 간주하지 않습니다.
- 원문은 두 스트리밍 응용과 외부 CSI 위치 추정을 구분합니다. Fig. 10은 ADC 에너지 포함을 명시하지만 테스트 메모리 읽기·쓰기까지 포함하는지는 명확히 적지 않습니다.
- 논문은 SERI/SwissChips와 Rigoletto/Chips JU의 지원을 감사의 글에 기록하고 GlobalFoundries의 12LP+ 제작 지원에 감사한다고 적습니다. 확인한 4쪽 판에는 별도 competing-interests 문단이 없습니다. 이것을 이해상충이 없다는 증거로 해석하지 않습니다.
- 2026-11-03 확인 기준, arXiv 기록의 라이선스는 arXiv에 대한 비독점 배포 허가이며 저자의 그림을 블로그에 재사용할 별도 권한을 확인해 주지 않습니다. 그래서 논문 도판과 다이 사진은 가져오거나 추적해 다시 그리지 않았습니다. 이 글의 세 SVG는 출처 논문의 그림을 복제하지 않고, 설명용 벡터 예시와 논문 본문에 적힌 시스템 관계를 바탕으로 독립 제작했습니다. 그림·다이 사진 재사용 허가를 받았다는 뜻은 아닙니다. Fig. 10의 여섯 수치는 새 그래프로 재현하지 않고 본문에서 조건별로 직접 열거했습니다.
- 별도 보충자료는 arXiv 레코드에서 찾지 못했고, 공개 SIXPPAC 코드·원시 측정자료도 확인하지 못했습니다. 이 자료를 재현했다고 주장하지 않습니다.