처음 읽는 분 트랜지스터를 처음 본다면: source·drain·gate부터 그림으로 보기
① 단층 MoS₂는 어떻게 생겼나
“단층”은 원자 하나만 있다는 뜻이 아니라, S–Mo–S 한 묶음이 한 장이라는 뜻이다. 이 얇은 반도체 면을 따라 전류가 흐른다.
② source–drain 거리는 어디를 재나
채널 길이 Lch는 전류가 source와 drain 사이의 반도체를 가로질러야 하는 수평 거리다. 이 논문의 약 4.8 nm도 단면에서 본 두 접촉 경계 사이 거리다.
③ 왜 너무 짧으면 꺼도 전류가 샐까
source 쪽 장벽을 gate가 주로 조절한다. drain의 영향은 멀리서 약해진다.
drain의 전기적 영향이 source 쪽 장벽까지 겹친다. gate를 OFF로 두어도 장벽이 낮아져 누설이 커질 수 있다.
트랜지스터(transistor)는 전류를 켜고 끄는 반도체 스위치다. 가장 단순한 field-effect transistor를 네 부분으로 보면 이해가 쉽다.
- source(소스): 이 글의 n형 소자 측정 방향에서는 전자가 채널로 공급되는 쪽 전극
- drain(드레인): source와 전압 차를 만들어 채널 전류를 받아들이는 쪽 전극. 일반 FET에서는 바이어스 방향에 따라 두 접촉의 역할이 달라질 수 있다
- channel(채널): source와 drain 사이에서 실제 전류가 흐르는 반도체 길
- gate(게이트): 채널의 전하와 전위를 바꾸어 길을 열고 닫는 조절 전극
단층 MoS₂는 황(S)–몰리브덴(Mo)–황(S)의 세 원자면이 한 묶음인 2차원 반도체다. 여기서 “단층”은 황 원자 하나만 놓인 평면이 아니라, S–Mo–S 한 장의 결정층이라는 뜻이다. 두꺼운 silicon body보다 전류가 흐르는 층이 얇아서, gate의 전기장이 채널 전체를 붙잡기 유리하다는 것이 이 재료를 쓰는 핵심 이유다. 다만 얇다는 사실만으로 좋은 transistor가 자동으로 되는 것은 아니며 contact, dielectric, geometry가 함께 중요하다. 구조와 초기 소자 배경은 2011년 단층 MoS₂ transistor 원논문에서 확인할 수 있다.
원문 Figure 1이 실제로 말하는 것: (a)는 4인치 웨이퍼에 배열을 만들었다는 제조 규모, (b)는 air gap과 gate–contact overlap을 포함한 실제 소자 구조, (c)는 physical channel length가 매우 짧아질 때 기존 silicon·다른 소자와 switching 성능을 비교하는 그림이다. 즉 이 Figure는 “트랜지스터가 원래 이렇게 생겼다”는 교과서 그림이 아니라, 저자들이 어떤 구조를 만들었고 무엇을 비교하려는지 선언하는 첫 그림이다.
여기서 논문의 약 4.8 nm는 “5 nm 공정 노드”라는 상품명이 아니다. 단면에서 확인한 source와 drain 접촉의 안쪽 경계 사이 physical channel distance다. 외부 측정 탐침 사이 거리, source–drain 전체 배치 거리, gate length, 반도체 공정 node 이름은 서로 같은 숫자가 아니다. MIT의 MOSFET 입문 자료도 channel length를 전류가 source와 drain 사이를 가로질러야 하는 거리로 설명한다.
처음 개념을 더 보고 싶다면 OpenStax의 transistor 입문, MIT OpenCourseWare의 MOSFET 그림 수업, 2011년 단층 MoS₂ transistor 원논문을 순서대로 볼 수 있다. 앞의 MIT·OpenStax 자료는 일반 교육자료이고 2011년 논문은 초기 MoS₂ 소자의 배경 원자료다. 이번 2026년 연구의 수치와 공정은 글 아래에 분리한 이번 논문의 원문·보충자료를 근거로 한다.
입문 도식과 용어 설명에 사용한 일반 자료는 MIT OpenCourseWare[4], OpenStax[5], 단층 MoS₂ 배경 원논문[6]이다. 이 자료들은 아래에서 다루는 2026년 논문의 측정 결과와 공정 근거가 아니다.
#1. 작게 만드는 것과 잘 끄는 것을 함께 시험했다
트랜지스터는 전류가 지나가는 길을 게이트 전압으로 열고 닫는 스위치다. 길을 짧게 만들면 작은 면적에 더 많은 스위치를 넣을 수 있지만, 너무 짧아지면 닫는 일이 어려워진다. 이번 연구는 단층 이황화몰리브덴(MoS₂)을 사용해 물리적 채널 길이 약 4.8 nm에서 대표 소자의 subthreshold swing 88 mV/dec와 백만 배 이상의 전류 변조를 보이고, 4인치 웨이퍼에 소자 배열을 제작했다. 작은 길이, 전류 제어, 제조 확장성을 한 연구에서 연결한 결과다.[1]
여기서 4.8 nm는 공정 세대의 이름이 아니라 소스(source)와 드레인(drain) 경계 사이에서 측정한 거리다. 채널은 이 두 전극을 연결하는 반도체 영역이고, 게이트(gate)는 그 영역의 전위와 전하를 조절하는 전극이다. 반도체 제품의 노드 이름, 게이트 전극 길이, 실제 소스–드레인 간격을 따로 읽어야 실험의 크기가 보인다.
첫 그림을 왼쪽에서 오른쪽으로 읽어 보자. Figure 1a는 배열을 제작한 4인치 웨이퍼, 1b는 채널 아래 공기 틈과 접촉부까지 겹치는 게이트의 구조, 1c는 물리적 채널 길이를 기준으로 한 비교다. 구조도 아래 에너지 곡선은 전자가 넘어야 하는 장벽과 접촉부의 전자 분포를 함께 표현한다. 연구의 질문은 원자층 반도체를 작게 잘랐는가가 아니라, 아주 짧아진 길에서도 게이트의 통제력을 유지했는가다.[1]
논문 공개: 2026-09-21 · 글 기준일: 2026-09-22. 동료심사를 거친 Article in Press의 전체 본문과 보충자료를 기준으로 한다. 출판사 페이지에서 최신 판을 확인할 수 있다.[3]#2. 채널이 짧아지면 왜 스위치가 덜 깨끗하게 꺼질까
#게이트와 드레인이 같은 영역에 영향을 준다
스위치가 켜졌을 때만 생각하면 채널은 짧을수록 좋아 보인다. 하지만 꺼진 상태에서는 소스의 전자가 채널로 쉽게 들어오지 못하도록 장벽을 세워야 한다. 충분히 긴 채널에서는 게이트가 이 장벽을 조절하기 쉽다. 채널이 극단적으로 짧아지면 반대편 드레인의 전기적 영향이 장벽까지 강하게 도달한다. 그 결과 게이트가 끄려 해도 전자가 통과하기 쉬워지는 단채널 효과(short-channel effect)가 나타난다. 논문은 전기적 결합과 직접 소스–드레인 터널링을 함께 중요한 축소 제약으로 다룬다.[1]
단층 MoS₂의 장점은 전류가 지나는 몸체 자체가 매우 얇다는 것이다. 게이트에서 멀리 떨어진 두꺼운 내부 영역이 줄어들어 채널 전위를 조절하기 유리하다. 그러나 얇은 재료를 골랐다고 주변 전극의 영향까지 사라지는 것은 아니다. 채널 아래에 무엇이 있는지, 접촉부와 게이트가 얼마나 겹치는지, 전극이 게이트 전기장을 가리는지도 결과를 바꾼다. 따라서 이번 연구는 재료와 구조, 그 구조를 만드는 공정을 함께 설계한다.
이 설계–공정 공동 최적화(design–technology co-optimization, DTCO)는 추상적인 구호보다 구체적이다. 약 4 nm의 희생층 두께로 나노 간격을 정하고, 희생층을 제거해 낮은 유전율의 빈 공간을 만들며, 그 위에 MoS₂를 걸쳐 놓는다. 초미세 치수를 만드는 공정 단계가 동시에 소자의 전기적 환경을 만드는 셈이다. 그래서 재료 설명 다음에는 곧바로 제조 흐름을 읽어야 한다.[1]
#게이트 길이와 채널 길이를 구분하는 이유
얇은 전극 끝을 게이트로 쓰면 게이트 자체는 매우 짧게 만들 수 있다. 그러나 소스와 드레인이 멀리 떨어져 있다면, 두 전극이 아주 가까워졌을 때의 누설 문제를 같은 강도로 시험한 것은 아니다. 이 논문은 비교의 기준을 물리적 채널 길이로 맞춘다. Figure 1c와 뒤의 성능 비교에서도 빨간 표시를 읽기 전에 가로축이 어떤 길이를 뜻하는지 확인해야 한다. 이것이 4.8 nm라는 숫자를 노드 명칭과 섞지 않는 이유다.[1]
#3. 5 nm 간격은 어떻게 만들어졌나
원문 Figure 2가 답하는 질문은 “5 nm보다 작은 틈을 실제 공정에서 어떻게 만들었나?”다. 기록 숫자보다 먼저 공정 순서를 보면 쉽다. Figure 2a의 위쪽은 소스 전극 형성, 얇은 희생 스페이서 증착, 드레인 금속 형성과 기울어진 방향의 이온 밀링으로 이어진다. 아래쪽에서는 겹친 금속과 희생층을 제거하고 MoS₂를 옮긴 뒤 게이트 구조를 만든다. 아주 좁은 간격은 광학 노광의 선폭 자체보다 원자층 증착(ALD) 스페이서의 두께로 정해진다. 큰 영역의 전극과 패턴을 광리소그래피로 정의하면서, 임계 나노 간격은 자기정렬 구조에서 얻는 조합이다.[1]
벽에 일정한 두께의 막을 입힌 뒤 그 막을 제거하면, 처음 입혔던 두께만큼의 틈을 남길 수 있다고 생각하면 쉽다. 이 비유는 간격이 정해지는 원리를 설명한다. 실제 소자에서는 금속의 연결을 끊고 불필요한 겹침을 제거하며, 두 전극을 전기적으로 절연하는 단계가 함께 필요하다. Figure 2c는 MoS₂를 올리기 전 이 틈의 누설을 측정한 결과다. 2.5 V까지 sub-pA/μm 수준을 확인한 것이며, 완성된 트랜지스터의 OFF 전류와는 측정 대상이 다르다.
이 그림에서 놓치기 쉬운 부분이 2b의 테이프다. 저자들은 테이프 보조 박리로 웨이퍼 규모의 구조를 만들었지만, 테이프 기반 방식 자체는 CMOS 호환 공정이 아니라고 명시한다. 그 대안으로 희생층과 겹친 금속을 제거하는 습식 식각 경로를 개발했고, 보충자료에는 이 경로의 공정과 소자 예시가 제시된다. 따라서 웨이퍼 사진 한 장을 보고 모든 제작 단계가 양산 CMOS 공정으로 이미 검증됐다고 해석하기보다, 실증 경로와 호환성을 겨냥한 대안을 나누어 읽는 것이 정확하다.[1][2]
그 뒤 대면적 MOCVD 단층 MoS₂를 옮겨 틈 위에 놓고, 상부 절연층과 게이트를 만든다. Figure 2d의 색을 입힌 전자현미경 사진은 전극들이 어디에 있는지 보여준다. 사진의 10 μm 눈금은 전체 배치의 크기이고, 나노미터 채널 간격은 다음 단면 분석에서 확인한다. 큰 배치도와 작은 접합부를 연결해서 읽어야 같은 그림 안의 서로 다른 길이 척도를 혼동하지 않는다.
#4. 88 mV/dec는 어떤 전압과 전류의 관계인가
원문 Figure 3가 답하는 질문은 “그 틈이 정말 약 4.8 nm였고, 그렇게 짧아도 스위치가 잘 꺼졌나?”다. Figure 3a의 단면 TEM은 소스와 드레인 사이 약 4.8 nm의 간격을 보여준다. 3b의 원소 분포는 그 사이에 놓인 반도체와 주변 층을 확인하게 한다. 3c는 같은 소자 안의 채널 너비 방향 여러 위치에서 얻은 길이 분포다. 저자들은 980개 구간의 측정에서 평균 4.8 nm, 표준편차 0.9 nm를 보고한다. 이는 웨이퍼의 서로 다른 980개 트랜지스터를 잰 분포가 아니라 하나의 소자 내부에서 경계가 얼마나 고르지 않은가를 다루는 측정이다.[1]
3d는 게이트 전압에 따른 드레인 전류다. 세로축이 로그 눈금이므로 같은 세로 간격은 같은 전류 차이가 아니라 같은 배율의 차이다. 이 곡선의 문턱 아래 구간에서 전류를 열 배 바꾸는 데 필요한 게이트 전압이 SS다. 작은 SS는 더 작은 전압 변화로 전류의 자릿수를 바꿀 수 있다는 뜻이다. 수식을 누르면 로그가 왜 등장하는지 숫자로 확인할 수 있다.
전류를 열 배 바꾸는 데 왜 88 mV가 필요하다는 뜻일까? 기호·연산·계산 과정 펼치기
는 소스를 기준으로 한 게이트 전압이고, 는 같은 드레인 바이어스에서 측정한 전류다. 분자는 비교한 두 게이트 전압의 차이, 분모는 두 전류가 몇 decade 차이 나는지 나타낸다. 여기서는 작은 구간의 기울기를 유한한 차이로 설명했다. 엄밀하게는 해당 구간의 미분값을 사용한다.
예를 들어 전류가 1 nA에서 10 nA로 변하면 이다. 이때 필요한 게이트 전압 변화가 88 mV라면 SS는 88 mV/dec다. 같은 기울기가 유지된다고 가정해 세 자릿수를 바꾸면 , 여섯 자릿수면 528 mV가 필요하다. 이는 기울기를 읽는 계산 예제다. 논문의 전체 ON/OFF 측정 구간에 일정한 SS를 가정해 실제 구동 전압을 재구성한 값은 아니다.
왜 전류 차이를 그대로 분모에 넣지 않을까? 1→10 nA와 10→100 nA는 절대 차이가 다르지만 둘 다 열 배다. 로그 눈금은 이 둘을 한 decade로 맞춰, 문턱 아래의 지수적인 전류 변화를 읽기 쉽게 만든다. 두 점 사이의 평균 SS와 곡선의 가장 가파른 구간에서 얻는 SS도 비교 조건을 맞춰야 한다.
대표 소자의 ON/OFF 비는 드레인 전압 0.5 V에서 게이트 전압 −1 V와 +1 V 사이로 평가했을 때 약 다. 전체 측정 게이트 범위의 최대 전류 변조는 약 로 더 크다. 어느 범위의 전류 두 개를 나눴는지에 따라 비율이 달라지므로, 두 숫자에는 각각의 측정 범위를 붙였다. 3e는 출력 특성, 3f는 여러 소자의 SS 통계다.[1]
ON/OFF ratio가 백만이라는 말은 실제로 무엇을 나눈 값일까? 기호·연산·계산 과정 펼치기
은 정해 둔 ON gate voltage에서의 drain current, 는 같은 drain bias에서 정해 둔 OFF gate voltage의 drain current다. 비율이 클수록 “켰을 때 흐르는 전류”와 “껐을 때 남는 전류”가 잘 분리된다. 하지만 어느 gate voltage 두 점을 골랐는지, 전류를 소자 폭으로 정규화했는지 같은 측정 조건을 함께 써야 비교가 된다.
예를 들어 교육용으로 , 라고 놓으면 단위를 맞춘 뒤 이다. ON 전류가 OFF 전류의 110만 배라는 뜻이다. 이 두 전류는 계산법을 보여 주기 위해 만든 값이며 논문 Figure 3의 두 측정점을 역산한 것이 아니다.
SS와 ON/OFF ratio는 같은 지표도 아니다. SS는 문턱 아래 곡선의 기울기, ON/OFF ratio는 지정한 두 상태의 전류 높이 차다. 경사가 가파르더라도 사용할 전압 범위가 좁거나 ON 전류가 작으면 원하는 ratio가 나오지 않을 수 있다.
| 확인한 대상 | 논문이 보고한 값 | 이 숫자로 답하는 질문 |
|---|---|---|
| 한 소자의 여러 채널 위치 | 평균 4.8 nm, 표준편차 0.9 nm, 980개 구간 | 소자 내부의 경계 거칠기는 어느 정도인가 |
| 대표 소자의 문턱 아래 기울기 | SS 약 88 mV/dec | 얼마나 가파르게 전류를 줄이는가 |
| 대표 소자의 지정 전압 범위 | ON/OFF 약 1.1×10⁶ | 같은 드레인 바이어스에서 얼마나 변조되는가 |
| 본문의 SS 요약 통계 | SS 중앙값 92 mV/dec, 표준편차 약 10 mV/dec | 대표 소자와 집단 요약의 차이는 무엇인가 |
| 웨이퍼 사진과 공정 실증 | 4인치 배열, 두 제거 경로 | 면적 확장과 제조 방식의 연결은 어디까지인가 |
저자들은 본문에서 138개 소자를 측정했다고 보고한다. 위 표의 중앙값과 표준편차는 이 본문 설명을 옮겼다. 대표 소자의 88 mV/dec와 집단 요약의 92 mV/dec는 각각 한 소자의 특성과 여러 소자의 통계를 뜻한다. 수율을 판단하려면 측정 표본뿐 아니라 전체 제조 개수, 성공 판정 기준, 공간적 표본 선택도 필요하다.
표본 범위 확인: 원문 PDF 4쪽의 본문은 전체 측정 수를 138개로 보고한다. 반면 Figure 3f의 Counts 축에서 다섯 막대의 높이를 읽으면 약 35+32+12+11+5=95개의 관측치에 해당한다. 공개 자료에는 두 숫자의 관계가 명시되어 있지 않아, 그림을 138개 전체의 히스토그램으로 단정하지 않는다. 그림에서 읽은 약 95개도 저자가 밝힌 전체 측정 수를 대체하는 값으로 사용하지 않는다. 본문과 Figure 3f 함께 보기#5. 공기 틈과 게이트 겹침은 무엇을 바꿨나
원문 Figure 5가 답하는 질문은 “왜 air gap과 gate overlap이 짧은 채널의 제어에 도움이 됐나?”다. Figure 5는 실제 측정 곡선과 비교하며 원인을 해석하기 위한 양자 수송 시뮬레이션이다. 5a의 색은 소자 내부 전위, 5b의 곡선은 게이트 전압에 따라 달라지는 전도대 장벽이다. 5c·d는 채널 아래 영역의 상대 유전율을 바꾸는 비교이고, 5e는 위치에 따른 전하 밀도, 5f는 게이트와 접촉 영역이 겹치는 길이에 따른 변화다. 실험에서 하나씩 모든 구조를 만들어 비교한 ablation과 시뮬레이션으로 조건을 바꾼 비교를 구분한다.[1]
#공기 틈은 불필요한 전기적 결합을 줄인다
게이트가 채널을 조절하는 효과와 소스·드레인이 채널에 간섭하는 효과를 커패시턴스(capacitance)로 나누면 구조의 역할이 보인다. 원문 식 (2)의 근사 관계는 다음과 같다.
왜 게이트 커패시턴스는 분모에, 주변 간섭은 분자에 있을까? 기호·연산·계산 과정 펼치기
는 볼츠만 상수, 는 절대온도, 는 기본 전하다. 앞부분은 열에 따른 전자 분포와 로그 눈금에서 나오는 기준이다. 약 300 K에서 은 약 59.5 mV다. 뒤의 은 그 기준에 비해 게이트 통제가 얼마나 불완전한지를 나타내는 계수다.
는 게이트와 채널의 결합, 는 소스·드레인과 채널의 기생 결합, 는 계면 트랩의 기여다. 같은 근사 안에서 유용한 게이트 결합을 크게 하면 분모가 커져 추가 항이 줄어든다. 소스·드레인 또는 트랩의 기여가 커지면 분자가 커져 SS가 나빠진다. 1은 이러한 추가 항이 없는 기준 상태다.
예를 들어 기생·트랩 커패시턴스 합을 게이트 커패시턴스로 나눈 비가 0.5라면 , 기준을 60 mV로 둔 SS는 약 90 mV/dec다. 비가 1이라면 약 120 mV/dec다. 이는 식의 방향성을 보이는 가상 예제이며, 논문의 소자에서 커패시턴스를 역으로 추출한 결과가 아니다. 다른 수송 효과까지 포함한 초단채널 소자를 이 근사 하나로 완전히 설명할 수 있다는 주장도 아니다.
공기의 낮은 상대 유전율은 채널 아래쪽을 통한 기생 결합을 줄이는 데 사용된다. Figure 5c의 유전율은 채널 아래 틈의 값이다. 채널 위의 게이트 절연층까지 무조건 낮은 유전율로 만들어야 한다는 뜻으로 읽을 이유는 없다. 유용한 게이트 결합은 크게, 간섭 경로는 작게 만들려는 목표이기 때문이다. 논문의 시뮬레이션에서는 아래 틈의 유전율을 1에서 25로 높이면 SS가 300 mV/dec를 넘는 방향으로 악화된다.[1]
#겹친 게이트는 장벽과 전자 공급을 함께 조절한다
두 번째는 접촉부의 전자다. Figure 5e에서 위치별 전하 밀도를 보는 이유는 장벽 높이만 바뀌는지, 장벽 앞에 공급되는 전자의 수까지 바뀌는지 구분하기 위해서다. 원문 식 (3)은 두 효과를 곱으로 표현한다.
전자의 공급과 장벽 통과를 왜 곱해서 전류를 설명할까? 기호·연산·계산 과정 펼치기
는 이 수송 모델의 전류 밀도, 는 접촉 영역의 운반자 밀도, 는 주입 속도다. 는 소스에서 채널로 들어갈 때의 전위 장벽이며, 가 에너지 장벽이 된다. 분모 도 에너지이므로 지수 안의 비는 단위가 없다.
앞부분은 공급 가능한 전하의 흐름, 지수항은 그중 열적으로 장벽을 넘는 비중을 나타낸다. 공급량이 늘어나도 통과 비중이 작으면 전류는 줄어들기 때문에 두 기여를 곱한다. 음수 부호는 장벽이 커질수록 통과가 어려워진다는 방향을 담는다. 두 함수에 같은 게이트 전압이 들어가는 것은 게이트가 공급 밀도와 장벽을 함께 바꿀 수 있음을 보여준다.
예를 들어 다른 조건이 같고 전자 공급 밀도가 절반으로 줄면서 지수항도 절반이 되면, 전류 비는 다. 이는 두 효과의 결합을 보이는 계산이며 관측된 소자의 실제 감소율을 대입한 것은 아니다. 그림의 5f는 겹침 길이를 변화시킨 시뮬레이션으로 이 구조적 설계를 검토한다.
MoS₂를 접촉 금속 위에 놓은 구조는 게이트가 접촉부의 반도체까지 영향을 주도록 설계됐다. 저자들은 접촉부의 낮은 상태 밀도와 게이트 겹침을 이중 조절의 원인으로 설명한다. 겹침이 사라졌을 때와 수 nm 존재할 때의 비교도 시뮬레이션에 포함된다. 여기서 얻을 교훈은 겹침을 무한히 늘리라는 것이 아니라, 전기장을 전달할 위치를 구조와 함께 설계해야 한다는 것이다.[1]
#6. 제목의 실리콘 한계는 60 mV/dec와 다른 비교다
논문의 88 mV/dec는 실온에서 통상 언급하는 약 60 mV/dec보다 크다. 저자들의 핵심 비교는 아주 짧은 동일 물리적 치수에서 실리콘 소자의 SS가 얼마나 악화되는가에 있다. 본문은 두께 3 nm의 실리콘 몸체와 이중 게이트 구성을 가정한 양자 수송 모델로 비교 경계를 계산한다. Figure 4의 비교선은 이런 모델 가정과 함께 읽어야 한다.[1]
따라서 이번 결과는 sub-60 스위칭 기록이 아니라, 초단채널에서 유지한 게이트 통제력의 결과다. 이를 분리하면 오히려 실제 성과가 선명해진다. 열적 기준보다 낮은 값을 얻지 않았더라도, 같은 5 nm 부근에서 더 크게 무너지는 비교 소자보다 좋은 기울기를 유지하는 것은 중요한 진전이다. 서로 다른 질문에 대한 기록을 하나의 최고 성능으로 묶지 않는 것이다.
실험 소자와 모델의 구분도 남는다. TEM과 전기 측정은 제작한 MoS₂ 소자의 증거다. 실리콘 경계와 유전율·겹침 변화의 원인 분석은 계산 모델의 증거다. 동일 장비에서 상용 실리콘 칩과 완성된 MoS₂ 논리 칩을 직접 비교한 전력 측정으로 확대할 수는 없다. 특히 SS만으로 칩의 총전력, 클럭, 연산 정확도를 정할 수 없다.
#7. 4인치에서 양산으로 가려면 무엇이 더 필요한가
4인치는 직경 약 101.6 mm다. 이를 300 mm 웨이퍼와 비교하는 산술은 가능하지만, 지름이나 면적의 비가 곧 공정 성숙도의 비가 되지는 않는다. 더 큰 면적에서는 막 전사, 접촉 균일도, 결함, 전극 정렬, 열 이력 등의 변동이 함께 누적된다. 논문은 138개 소자 측정을 보고하며 반복성을 평가한다. 다음 단계는 실제 통계에 포함한 표본과 전체 측정 집합의 관계를 명확히 하고, 그 표본을 공정의 공간적 분포와 성공률로 연결하는 일이다.
또한 초단채널의 OFF 특성이 좋아도 실제 논리 회로에는 충분한 구동 전류와 작은 기생 커패시턴스, 안정적인 문턱전압, 상보 소자와 배선이 필요하다. 저자들도 본 연구가 주로 문턱 아래 특성에 초점을 둔다고 밝히며 ON 상태는 추가 접촉 설계로 개선할 여지가 있다고 설명한다. 좋은 스위치 특성에서 빠르고 신뢰할 수 있는 회로로 넘어가는 평가가 따로 있는 셈이다.[1]
공정 호환성도 같은 방식으로 구체화해야 한다. Methods에는 실제 전극 재료, 전사, 절연층 형성과 대안적인 제거 경로가 적혀 있다. 이 결과를 각 제조 라인의 오염 관리, 열 예산, 장기 신뢰성 규칙에 넣을 수 있는지는 별도 검토다. 반대로 대안 습식 공정이 제시돼 있다는 사실을 무시하고 테이프 실험만으로 연구 전체를 수작업 데모라고 정리하는 것도 정확하지 않다. 이번 연구의 장점과 다음 검증 항목을 동시에 남겨야 한다.
#8. 다음에 볼 것은 더 작은 숫자보다 이어지는 증거다
먼저 같은 제작 흐름에서 소자의 분포가 얼마나 재현되는지 확인해야 한다. 대표값, 중앙값, 전체 제조 수율과 소자 내부의 길이 거칠기를 나누어 보고하면 원인을 추적할 수 있다. 이후에는 습식 경로를 사용한 웨이퍼 전역의 성능과, 칩 간 편차를 같은 판정 기준으로 보여주는 것이 중요하다.
다음 질문은 회로다. 여러 트랜지스터가 연결된 인버터나 발진기, 메모리 같은 구조에서 누설·속도·소비전력의 균형이 유지되는가. 이것은 앞으로 확인할 평가 방향이며 이번 논문이 해당 회로들을 모두 구현했다는 뜻은 아니다. 이어 바이어스와 온도를 오래 가했을 때 접촉·절연층·문턱전압이 얼마나 변하는지를 보아야 한다. 공개 raw data는 저자에게 요청하는 방식이라고 안내돼 있으므로, 재분석용 자료의 접근성도 후속 재현에서 확인할 부분이다.[1]
이번 결과는 원자층 채널, 공기 틈, 접촉부 게이팅, 자기정렬 공정을 결합하면 5 nm 아래에서도 전류를 비교적 가파르게 끌 수 있음을 보여준다. 88 mV/dec를 읽는 법과 소자별 SS 통계의 표본 범위, 테이프·습식 경로의 차이까지 함께 볼 때, 단일 기록을 넘어 제조로 이어지는 연구의 위치를 정확히 평가할 수 있다.